cmos电路中悬空是什么状态

更新时间： 2025-09-21 14:47:45

cmos电路中悬空是接高电平状态。

高电平，指的是与低电平相对的高电压，是电工程上的一种说法。在逻辑电平中，保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于输入高电压时，则认为输入电平为高电平。

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